高级ASIC芯片综合

《国外大学优秀教材·微电子类系列:高级ASIC芯片综合(第2版)(翻译版)》第2版描述了使用Synopsys工具进行ASIC芯片综合、物理综合、形式验证和静态时序分析的最新概念和技术，同时针对VDSM（超深亚微米）工艺的完整ASIC设计流程的设计方法进行了深入的探讨。

第1章ASIC设计方法学
1.1传统的设计流程
1.1.1规范和RTL编码
1.1.2动态仿真
1.1.3约束、综合和扫描插入
1.1.4形式验证
1.1.5使用Prime Time进行静态时序分析
1.1.6布局、布线和验证
1.1.7工程改变命令
1.2PhysicalCompiler流程
1.2.1物理综合
1.3小结
第2章入门指南静态时序分析与综合
2.1设计示例
2.2初始设置
2.3传统流程
2.3.1布图前的步骤
2.3.2布图后步骤
2.4Physical Compiler流程
2.5小结
第3章基本概念
3.1Synopsys产品
3.2综合环境
3.2.1启动文件
3.2.2系统库变量
3.3对象、变量和属性
3.3：1设计对象
3.3.2变量
3.3.3属性
3.4找寻设计对象
3.5Synopsys格式
3.6数据组织
3.7设计输入
3.8编译指令
3.8.1HDL编译器指令
3.8.2VHDL编译器指令
3.9小结
第4章Synopsys工艺库
4.1工艺库
4.1.1逻辑库
4.1.2物理库
4.2逻辑库基础
4.2.1库类
4.2.2库级属性
4.2.3环境描述
4.2.4单元描述
4.3延时计算
4.3.1延时模型
4.3.2延时计算问题
4.4何谓好库？
4.5小结
第5章划分和编码风格
5.1综合划分
5.2何谓RTL？
5.2.1软件与硬件
5.3通用指导方针
5.3.1工艺无关
5.3.2时钟相关逻辑
5.3.3顶层没有粘合逻辑
5.3.4模块名与文件名一致
5.3.5压焊块同核心逻辑相分离
5.3.6最小化不必要的层次
5.3.7寄存所有输出
5.3.8FSM综合指导
5.4逻辑推断
5.4.1不完全敏感信号表
5.4.2存储元件推断
5.4.3多路选择器推断
5.4.4三态推断
5.5顺序相关
5.5.1Verilog中阻塞与非阻塞赋值
5.5.2VHDL中的信号与变量
5.6小结
第6章设计约束
6.1环境与约束
6.1.1设计环境
6.1.2设计约束
6.2高级约束
6.3时钟问题
6.3.1布图前
6.3.2布图后
6.3.3生成的时钟
6.4综合实例
6.5小结
第7章优化设计
7.1设计空间探索
7.2总的负松弛
7.3编译策略
7.3.1自顶向下层次化编译
7.3.2时间预算编译
7.3.3Compile—Characterize—Write—Script—Recompile
7.3.4设计预算
7.4多个实例解析
7.5优化技巧
7.5.1编译设计
7.5.2展平和构造
7.5.3消除层次
7.5.4优化时钟网络
7.5.5面积优化
7.6小结
第8章可测性设计
8.1DFT类型
8.1.1存储器和逻辑BIST
8.1.2边界扫描DFT
8.2扫描插入
8.2.1移位周期和捕获周期
8.2.2RTL检查
8.2.3使设计可扫描
8.2.4现有扫描
8.2.5扫描链排序
8.2.6测试图案生成
8.2.7综合实例
8.3DFT指导方针
8.3.1三态总线竞争
8.3.2锁存器
8.3.3门控复位或预置
8.3.4门控时钟或生成时钟
8.3.5使用单时钟沿
8.3.6多时钟域
8.3.7排序扫描链以最小化时钟扭斜
8.3.8因存储单元而不可扫描的逻辑
8.4小结
第9章LINKSTOLAYOUT和布图后优化——包括时钟树插入
9.1为布图生成网表
9.1.1唯一化
9.1.2为布图修改网表
9.1.3移除未连接的端口
9.1.4可见的端口名
9.1.5Verilog特殊语句
9.1.6无意的时钟或复位门控
9.1.7未解析的引用
9.2布图
9.2.1布图规划
9.2.2时钟插入
9.2.3时钟树到Design Compiler的转移
9.2.4布线
9.2.5提取
9.3布图后优化
9.3.1反标注和自定义连线负载
9.3.2在位优化
9.3.3基于位置的优化
9.3.4修正保持时间违例
9.4小结
……
第10章物理综合
第11章SDF生成——为动态时序仿真
第12章PRIMETIME基础
第13章静态时序分析——使用Prime Time
附录A使用Physical Compiler的一个新的时序闭合方法
附录BMakefile实例