数字通信同步技术的MATLAB与FPGA实现

本书以altera公司的fpga器件为开发平台，采用matlab及veriloghdl语言为开发工具，详细阐述数字通信同步技术的fpga实现原理、结构、方法和仿真测试过程，并通过大量工程实例分析fpga实现过程中的具体技术细节。主要包括fpga实现数字信号处理基础、锁相环技术原理、载波同步、自动频率控制、位同步、帧同步技术的设计与实现等内容。本书思路清晰、语言流畅、分析透彻，在简明阐述设计原理的基础上，主要追求对工程实践的指导性，力求使读者在较短的时间内掌握数字通信同步技术的fpga设计知识和技能。本书的配套光盘收录了完整的matlab及veriloghdl实例工程代码，有利于工程技术人员进行参考学习。

杜勇，男，不错工程师，1976年生，硕士学位，毕业于国防科技大学，现工作于酒泉卫星发射中心。承担的项目共计4项，主要方向为无线通信技术的设计与实现，均为项目负责人，主要承担项目总体方案设计、核心算法设计及FPGA实现、硬件电路板的设计等工作。

第1章同步技术的概念及FPGA基础1
1.1数字通信中的同步技术2
1.2同步技术的实现方法4
1.2.1两种不同的实现原理4
1.2.2常用的工程实现途径5
1.3FPGA概念及其在信号处理中的应用6
1.3.1基本概念及发展历程6
1.3.2FPGA的结构和工作原理8
1.3.3FPGA在数字信号处理中的应用15
1.4Altera器件简介16
1.5VerilogHDL语言简介18
1.5.1HDL语言简介18
1.5.2VerilogHDL语言特点19
1.5.3VerilogHDL程序结构20
1.6FPGA开发工具及设计流程21
1.6.1QuartusII开发套件21
1.6.2ModelSim仿真软件25
1.6.3FPGA设计流程27
1.7MATLAB软件29
1.7.1MATLAB软件介绍29
1.7.2MATLAB工作界面29
1.7.3MATLAB的特点及优势30
1.7.4MATLAB与Quartus的数据交互32
1.8小结33
第2章FPGA实现数字信号处理基础35
2.1FPGA中数的表示36
2.1.1莱布尼兹与二进制36
2.1.2定点数表示37
2.1.3浮点数表示38
2.2FPGA中数的运算41
2.2.1加/减法运算41
2.2.2乘法运算44
2.2.3除法运算46
2.2.4有效数据位的计算46
2.3有限字长效应49
2.3.1字长效应的产生因素49
2.3.2A/D转换器的字长效应49
2.3.3系统运算中的字长效应51
2.4FPGA中的常用处理模块53
2.4.1加法器模块53
2.4.2乘法器模块55
2.4.3除法器模块58
2.4.4浮点运算模块59
2.4.5滤波器模块60
2.5小结63
第3章锁相技术原理及应用65
3.1锁相环的工作原理66
3.1.1锁相环路的模型66
3.1.2锁定与跟踪的概念67
3.1.3环路的基本性能要求68
3.2锁相环的组成69
3.2.1鉴相器69
3.2.2环路滤波器70
3.2.3压控振荡器71
3.3锁相环路的动态方程71
3.3.1非线性相位模型71
3.3.2线性相位模型73
3.3.3环路的传递函数74
3.4锁相环路的性能分析76
3.4.1暂态信号响应76
3.4.2环路的频率响应78
3.4.3环路的稳定性80
3.4.4非线性跟踪性能82
3.4.5环路的捕获性能83
3.4.6环路的噪声性能85
3.5锁相环路的应用87
3.5.1环路的两种跟踪状态87
3.5.2调频解调器87
3.5.3调相解调器88
3.5.4调幅信号的相干解调88
3.5.5锁相调频器89
3.5.6锁相调相器90
3.6小结90
第4章载波同步的FPGA实现91
4.1载波同步的原理92
4.1.1载波同步的概念及实现方法92
4.1.2锁相环的工作方式93
4.2锁相环路的数字化模型94
4.2.1数字鉴相器94
4.2.2数字环路滤波器95
4.2.3数字控制振荡器96
4.2.4数字环路的动态方程97
4.3输入信号建模与仿真98
4.3.1工程实例需求98
4.3.2输入信号模型99
4.3.3输入信号的MATLAB仿真100
4.4载波同步环的参数设计103
4.4.1总体性能参数设计104
4.4.2数字鉴相器设计105
4.4.3环路滤波器及数控振荡器设计108
4.5载波同步环的FPGA实现110
4.5.1顶层模块的VerilogHDL实现110
4.5.2IIR低通滤波器的VerilogHDL实现113
4.5.3环路滤波器的VerilogHDL实现118
4.5.4同步环路的FPGA实现119
4.6载波同步环的仿真测试120
4.6.1测试激励的VerilogHDL设计120
4.6.2单载波输入信号的仿真测试122
4.6.3调幅波输入信号的仿真测试126
4.6.4关于载波环路参数的讨论129
4.7小结130
第5章抑制载波同步的FPGA实现133
5.1抑制载波同步的原理134
5.1.1平方环工作原理134
5.1.2同相正交环工作原理135
5.1.3判决反馈环工作原理136
5.2输入信号建模与仿真138
5.2.1工程实例需求138
5.2.2DPSK调制原理及信号特征138
5.2.3DPSK信号传输模型及仿真139
5.3平方环的FPGA实现141
5.3.1改进的平方环原理141
5.3.2环路性能参数设计142
5.3.3带通滤波器设计143
5.3.4顶层模块的VerilogHDL实现145
5.3.5带通滤波器的VerilogHDL实现148
5.3.6低通滤波器的VerilogHDL实现152
5.3.7FPGA实现后的仿真测试154
5.4同相正交环的FPGA实现156
5.4.1环路性能参数设计156
5.4.2低通滤波器VerilogHDL实现157
5.4.3其他模块的VerilogHDL实现159
5.4.4顶层模块的VerilogHDL实现160
5.4.5FPGA实现后的仿真测试163
5.4.6同相支路的判决及码型变换165
5.5判决反馈环的FPGA实现167
5.5.1环路性能参数设计167
5.5.2顶层模块的VerilogHDL实现168
5.5.3积分判决模块的VerilogHDL实现171
5.5.4FPGA实现后的仿真测试174
5.6小结175
第6章自动频率控制的FPGA实现177
6.1自动频率控制的概念178
6.2最大似然频偏估计的FPGA实现179
6.2.1最大似然频偏估计的原理179
6.2.2最大似然频偏估计的MATLAB仿真180
6.2.3频偏估计的FPGA实现方法183
6.3基于FFT载频估计的FPGA实现185
6.3.1离散傅里叶变换185
6.3.2FFT算法原理及MATLAB仿真187
6.3.3FFT核的使用190
6.3.4输入信号建模与MATLAB仿真193
6.3.5基于FFT载频估计的VerilogHDL实现194
6.3.6FPGA实现及仿真测试198
6.4FSK信号调制解调原理199
6.4.1数字频率调制199
6.4.2FSK信号的MATLAB仿真201
6.4.3FSK相干解调原理204
6.4.4AFC环解调FSK信号的原理205
6.5AFC环的FPGA实现207
6.5.1环路参数设计207
6.5.2顶层模块的VerilogHDL实现209
6.5.3鉴频器模块的VerilogHDL实现213
6.5.4FPGA实现及仿真测试214
6.6小结215
第7章位同步技术的FPGA实现217
7.1位同步的概念及实现方法218
7.1.1位同步的概念218
7.1.2滤波法提取位同步219
7.1.3数字锁相环位同步法220
7.2微分型位同步的FPGA实现222
7.2.1微分型位同步的原理222
7.2.2顶层模块的VerilogHDL实现223
7.2.3双相时钟信号的VerilogHDL实现225
7.2.4微分鉴相模块的VerilogHDL实现227
7.2.5单稳触发器的VerilogHDL实现229
7.2.6控制及分频模块的VerilogHDL实现231
7.2.7位同步形成及移相模块的VerilogHDL实现232
7.2.8FPGA实现及仿真测试234
7.3积分型位同步的FPGA实现237
7.3.1积分型位同步的原理237
7.3.2顶层模块的VerilogHDL实现239
7.3.3积分模块的VerilogHDL实现242
7.3.4鉴相模块的VerilogHDL实现243
7.3.5FPGA实现及仿真测试244
7.4改进位同步技术的FPGA实现246
7.4.1正交支路积分输出门限判决法246
7.4.2数字式滤波器法的工作原理248
7.4.3随机徘徊滤波器的VerilogHDL实现249
7.4.4随机徘徊滤波器的仿真测试250
7.4.5改进的数字滤波器工作原理251
7.4.6改进滤波器的VerilogHDL实现252
7.5小结254
第8章帧同步技术的FPGA实现255
8.1异步传输与同步传输的概念256
8.1.1异步传输的概念256
8.1.2同步传输的概念257
8.1.3异步传输与同步传输的区别257
8.2起止式同步的FPGA实现258
8.2.1RS-232串口通信协议258
8.2.2顶层模块的VerilogHDL实现260
8.2.3时钟模块的VerilogHDL实现262
8.2.4数据接收模块的VerilogHDL实现263
8.2.5数据发送模块的VerilogHDL实现266
8.2.6FPGA实现及仿真测试268
8.3帧同步码组及其检测原理271
8.3.1帧同步码组的选择271
8.3.2间隔式插入法的检测原理272
8.3.3连贯式插入法的检测原理273
8.3.4帧同步的几种状态274
8.4连贯式插入法帧同步的FPGA实现275
8.4.1实例要求及总体模块设计275
8.4.2搜索模块的VerilogHDL实现及仿真277
8.4.3校核模块的VerilogHDL实现及仿真281
8.4.4同步模块的VerilogHDL实现及仿真286
8.4.5帧同步系统的FPGA实现及仿真291
8.5小结292
参考文献293