数字逻辑

武庆生、詹瑾瑜、唐明编写的这本《数字逻辑(第2版)》根据“计算机学科教学计划大纲”编写。全书共9章，主要内容包括数字逻辑基础、逻辑代数基础、集成门电路、组合逻辑电路、触发器、同步时序逻辑电路、异步时序逻辑电路、硬件描述语言Verilog HDL、脉冲波形的产生与整形等。《数字逻辑(第2版)》不仅介绍了经典的数字逻辑分析设计方法，而且介绍了数字电路与逻辑设计的一些近期新内容。
《数字逻辑(第2版)》可作为高等学校计算机、信息、电子工程、自动控制、通信等专业的教材，也可作为成人教育相关专业的教材，并可作为相关专业科技人员的参考书。

出版说明
前言
第1章 数字逻辑基础
1.1 概述
1.1.1 数字逻辑研究的对象及方法
1.1.2 数字电路的发展
1.1.3 数字电路的分类
1.2 数制及其转换
1.2.1 进位计数制
1.2.2 二进制
1.2.3 数制转换
1.3 带符号数的代码表示
1.3.1 原码及其运算
1.3.2 反码及其运算
1.3.3 补码及其运算
1.3.4 符号位扩展
1.4 数的定点与浮点表示
1.5 数码和字符的编码
1.5.1 BCD编码
1.5.2 格雷码
1.5.3 字符编码
1.5.4 奇偶校验码
1.6 习题
第2章 逻辑代数基础
2.1 逻辑代数的基本概念
2.1.1 逻辑代数的定义
2.1.2 逻辑代数的基本运算
2.1.3 逻辑代数的复合运算
2.1.4 逻辑函数的表示法及逻辑函数的相等
2.2 逻辑代数的基本定律、规则和常用公式
2.2.1 基本定律
2.2.2 重要规则
2.3 逻辑函数表达式的形式与变换
2.3.1 逻辑函数表达式的基本形式
2.3.2 逻辑函数表达式的标准形式
2.3.3 逻辑函数表达式的转换
2.4 逻辑函数的化简
2.4.1 代数化简法
2.4.2 卡诺图化简法
2.4.3 包含无关项的逻辑函数的化简
2.4.4 多输出逻辑函数的化简
2.5 习题
第3章 集成门电路
3.1 概述
3.2 门电路的符号及特性
3.2.1 简单逻辑门
3.2.2 复合逻辑门电路
3.2.3 正逻辑和负逻辑
3.3 TTL门电路
3.3.1 TTL与非门
3.3.2 TTL逻辑门的外特性
3.3.3 集电极开路输出门(0C门)和三态输出门(TS门)
3.4 CMOS集成逻辑门电路
3.4.1 CMOS反相器(非门)
3.4.2 CMOS与非门
3.4.3 CMOs或非门
3.4.4 CMOS三态门
3.4.5 CMOS漏极开路输出门(OD门)
3.4.6 CMOS传输门
3.5 TTLL和CMOS之间的接口电路
3.5.1 用TTL门驱动CMOS门
3.5.2 用CMOS门驱动TTL门
3.6 习题
第4章 组合逻辑电路
4.1 概述
4.2 组合逻辑电路的分析
4.2.1 组合电路的分析步骤
4.2.2 组合电路的分析举例
4.3 组合逻辑电路的设计
4.3.1 设计步骤
4.3.2 设计举例
4.4 加法器
4.4.1 半加器和全加器
4.4.2 加法器模块
4.4.3 加法器的应用
4.5 数值比较器
4.5.1 1位数值比较器
4.5.2 4位数值比较器
4.5.3 集成比较器的应用
4.6 编码器和译码器
4.6.1 编码器
4.6.2 编码器的应用
4.6.3 译码器
4.6.4 译码器的应用
4.7 数据选择器和数据分配器
4.7.1 数据选择器
4.7.2 数据选择器的应用
4.7.3 数据分配器
4.8 组合逻辑电路中的竞争与冒险
4.8.1 竞争和冒险现象
4.8.2 怎样判定电路中有无险象
4.8.3 险象的消除和减弱
4.9 组合逻辑电路的应用
4.9.1 用全加器将2位8421BCD码变换成二进制代码
4.9.2 数据传输系统
4.10 习题
第5章 触发器
5.1 概述
5.2 基本RS触发器
5.2.1 用与非门构成的基本Rs触发器
5.2.2 用或非门构成的基本RS触发器
5.3 钟控触发器(锁存器)
5.3.1 钟控RS触发器
5.3.2 钟控(电平型)D触发器
5.4 主从触发器
5.4.1 主从RS触发器
5.4.2 主从JK触发器
5.5 边沿触发器
5.5.1 边沿(维持一阻塞)D触发器
5.5.2 边沿JK触发器
5.6 集成触发器
5.6.1 集成D触发器
5.6.2 集成JK触发器
5.7 其他功能的触发器
5.7.1 T触发器
5.7.2 T’触发器(翻转触发器)
5.8 各类触发器的相互转换
5.8.1 JK触发器转换为D、T、T’和Rs触发器
5.8.2 D触发器转换为JK、T、T’和RS触发器
5.9 触发器的应用
5.9.1 消颤开关
5.9.2 分频和双相时钟的产生
5.9.3 异步脉冲同步化
5.10 集成触发器的参数
5.10.1 触发器的静态参数
5.10.2 触发器的动态参数
5.11 习题
第6章 同步时序逻辑电路
6.1 概述
6.2 时序逻辑电路的结构和类型
6.2.1 时序逻辑电路的结构和特点
6.2.2 时序逻辑电路的分类
6.3 同步时序逻辑电路的分析
6.3.1 分析步骤
6.3.2 分析举例
6.4 同步时序逻辑电路的设计
6.4.1 设计步骤
6.4.2 建立原始状态图(或状态表)
6.4.3 状态化简
6.4.4 状态分配
6.4.5 同步时序电路设计举例
6.5 计数器及其应用
6.5.1 计数器的特点和分类
6.5.2 n位二进制计数器
6.5.3 十进制计数器
6.5.4 利用反馈归0法和反馈置数法构成任意进制计数器
6.5.5 计数器容量的扩展
6.6 寄存器
6.6.1 锁存器
6.6.2 基本寄存器
6.6.3 移位寄存器
6.6.4 移位寄存器型计数器
6.7 同步时序逻辑电路的应用
6.7.1 计数器用作分频器
6.7.2 计数型序列信号发生器
6.8 习题
第7章 异步时序逻辑电路
7.1 异步时序逻辑电路的分类及特点
7.2 脉冲异步时序逻辑电路
7.2.1 脉冲异步时序逻辑电路的分析
7.2.2 脉冲异步时序逻辑电路的设计
7.3 电平异步时序逻辑电路
7.3.1 电平异步时序逻辑电路的分析
7.3.2 电平异步时序逻辑电路中的竞争与险象
7.3.3 电平异步时序逻辑电路的设计
7.4 异步计数器的原理与应用
7.5 习题
第8章 硬件描述语言Vernog HDL
8.1 Vernog HDL概述
8.2 Verilog HDL基本语法
8.2.1标识符
8.2.2数值和常数
8.2.3数据类型
8.2.4 Vernog HDL的基本结构
8.3 Verilog HDL的操作符
8.3.1 算术操作符
8.3.2 关系操作符
8.3.3 等价操作符
8.3.4 位操作符
8.3.5 逻辑操作符
8.3.6 缩减操作符
8.3.7 移位操作符
8.3.8 条件操作符
8.3.9 拼接和复制操作符
8.4 基本逻辑门电路的Vernog HDL
8.4.1 与门的Vernog HDL描述
8.4.2 或门的Vernog HDL描述
8.4.3 非门的Vernog HDL描述
8.4.4 与非门的Verilog HDL描述
8.4.5 或非门的Verilog HDL描述
8.4.6 缓冲器电路的Vernog HDL描述
8.4.7 与或非门的Verilog HDL描述
8.5 Verilog HDL的描述方式
8.5.1 门级描述
8.5.2 数据流级描述
8.5.3 行为级描述
8.6 组合逻辑电路的Verilog HDL实现
8.6.1 数据比较器
8.6.2 编码器
8.6.3 译码器
8.7 触发器的Verilog HDL实现
8.7.1 维持一阻塞D触发器
8.7.2 集成D触发器
8.7.3 边沿型JK触发器
8.7.4 集成JK触发器
8.8 时序逻辑电路的Verilog HDL实现
8.8.1 移位寄存器
8.8.2 计数器
8.8.3 复杂时序逻辑电路
8.9 较复杂的电路设计实践
8.10 习题
第9章 脉冲波形的产生与整形
9.1 概述
9.2 555定时器
9.2.1 555定时器的内部结构
9.2.2 555定时器的基本功能
9.3 用555定时器构成自激多谐振荡器
9.3.1 电路结构
9.3.2 工作原理
9.4 用逻辑门构成的自激多谐振荡器
9.5 石英晶体振荡器
9.6 单稳态触发器
9.6.1 用555定时器构成的单稳态触发器
9.6.2 集成单稳态触发器
9.6.3 单稳态触发器的应用
9.7 施密特触发器
9.7.1 用555定时器构成施密特触发器
9.7.2 施密特触发器的应用
9.8 习题
参考文献