集成电路器件抗辐射加固设计技术

前言
第1章 绪论 1
1.1 辐射环境 2
1.1.1 自然辐射环境 2
1.1.2 人造辐射环境 6
1.2 辐射效应 6
1.2.1 单粒子效应 6
1.2.2 累积效应 9
1.3 重要概念 9
1.3.1 故障、错误与失效 9
1.3.2 软错误 10
1.4 软错误模型 10
1.4.1 器件级模型 10
1.4.2 电路级模型 11
1.5 电子设计自动化仿真工具 12
1.5.1 Synopsys HSPICE 12
1.5.2 Cadence Virtuoso 13
1.6 基于RHBD技术的集成电路器件存在的问题 14
1.7 本章小结 14
第2章 常用的抗辐射加固设计技术及组件 15
2.1 常用的抗辐射加固设计技术 15
2.1.1 空间冗余技术 15
2.1.2 时间冗余技术 16
2.2 常用的抗辐射加固组件 18
2.2.1 C单元 18
2.2.2 1P2N和2P1N单元 21
2.2.3 DICE单元 22
2.2.4 施密特反相器 24
2.3 抗辐射能力的定义 25
2.4 本章小结 27
第3章 表决器的抗辐射加固设计技术 28
3.1 传统的表决器设计 28
3.2 基于多级C单元的表决器设计 29
3.2.1 电路结构与工作原理 30
3.2.2 实验验证与对比分析 37
3.3 基于电流竞争的表决器设计 39
3.3.1 电路结构与工作原理 40
3.3.2 表决器的应用 42
3.3.3 实验验证与对比分析 46
3.4 本章小结 56
第4章 锁存器的抗辐射加固设计技术 57
4.1 未加固的标准静态锁存器设计 57
4.2 经典的抗辐射加固锁存器设计 58
4.2.1 抗单节点翻转的锁存器设计 58
4.2.2 抗双节点翻转的锁存器设计 62
4.2.3 抗三节点翻转的锁存器设计 70
4.2.4 过滤SET脉冲的锁存器设计 74
4.3 单节点翻转自恢复的RFC锁存器设计 79
4.3.1 电路结构与工作原理 79
4.3.2 实验验证与对比分析 80
4.4 抗双/三节点翻转的锁存器设计 85
4.4.1 HSMUF双容锁存器 86
4.4.2 基于浮空点的双容锁存器 89
4.4.3 超低开销的LCDNUT/LCTNUT锁存器 96
4.4.4 恢复能力增强的DNUCT/TNUCT锁存器 102
4.4.5 接近三恢的锁存器 110
4.5 过滤SET脉冲的锁存器设计 111
4.5.1 PDFSR锁存器 111
4.5.2 RFEL锁存器 116
4.6 本章小结 126
第5章 主从触发器的抗辐射加固设计技术 127
5.1 未加固的主从触发器设计 127
5.2 经典的抗辐射加固主从触发器设计 128
5.3 抗节点翻转主从触发器设计 130
5.3.1 电路结构与工作原理 130
5.3.2 实验验证与对比分析 134
5.4 本章小结 145
第6章 SRAM单元的抗辐射加固设计技术 146
6.1 未加固的SRAM存储单元设计 146
6.1.1 6TSRAM 146
6.1.2 8TSRAM 148
6.2 经典的抗辐射加固SRAM存储单元设计 149
6.2.1 抗单节点翻转的SRAM存储单元设计 149
6.2.2 抗双节点翻转的16T SRAM存储单元设计 163
6.3 抗单节点翻转的SRAM存储单元设计 164
6.3.1 QCCM10T/QCCM12T SRAM 164
6.3.2 QCCS/SCCS SRAM 173
6.3.3 SRS14T/SESRS SRAM 183
6.4 抗双节点翻转的SRAM存储单元设计 193
6.4.1 电路结构与工作原理 193
6.4.2 实验验证与对比分析 200
6.5 本章小结 206
参考文献 207