纳米数字集成电路的偏差效应分析与优化:从电路级到系统级

本书主要涉及在纳米工艺下较为严重的晶体管老化效应——负偏置温度不稳定性和制造过程中引起的参数偏差。介绍了参数偏差效应产生的物理机制及对电路服役期可靠性的影响，并提出了从电路级到系统级的相应的分析、预测和优化方法。

靳松，博士，副教授，硕士生导师。2007.9一2011.7在中国科学院计算技术研究所攻读博士学位。毕业后进入华北电力大学电气与电子工程学院电子与通信工程系任教。研究方向为可靠计算，大规模集成电路设计、测试及验证。讲授数字电子技术基础和嵌入式系统设计课程。作为负责人主持国家自然科学基金一项、河北省自然科学基金两项、横向课题若干。发表SCI检索论文十余篇，EI检索期刊和会议论文三十余篇。

第1章绪论
1．1工艺偏差
1．2NBTI效应
1．3章节组织结构
第一部分电路级参数偏差分析和优化
第2章国内外研究现状
2．1硅前老化分析和预测
2．1．1反应？扩散模型
2．1．2基于额定参数值的NBTI模型
2．1．3考虑工艺偏差的老化统计模型和分析
2．2在线电路老化预测
2．2．1基于时延监测原理的在线老化预测方法
2．2．2超速时延测试
2．2．3基于测量漏电变化原理的在线老化预测方法
2．3相关的优化方法
2．3．1电路级优化
2．3．2体系结构级优化
第3章面向工作负载的电路老化分析和预测
3．1老化分析和预测方法概述
3．2关键通路和关键门的识别
3．2．1潜在关键通路识别
3．2．2潜在关键通路的精简
3．2．3关键门的识别
3．3占空比的求解
3．3．1时延约束
3．3．2占空比取值约束
3．4实验及结果分析
3．5本章小结
第4章电路老化的统计预测和优化
4．1硅前电路老化的统计预测和优化
4．1．1门级老化统计模型
4．1．2统计关键门的识别
4．1．3门设计尺寸缩放算法
4．1．4实验及结果分析
4．2硅前和硅后协同的电路老化统计分析和预测
4．2．1方法概述
4．2．2目标通路的识别
4．2．3硅后学习
4．2．4实验及结果分析
4．3本章小结
第5章在线电路老化预测
5．1基于时延监测原理的在线电路老化预测方法
5．1．1双功能时钟信号生成电路
5．1．2抗工艺偏差影响的设计考虑
5．1．3实验及结果分析
5．1．4本节小结
5．2基于测量漏电变化原理的在线电路老化预测方法
5．2．1漏电变化与时延变化之间相关性的刻画
5．2．2漏电变化的测量
5．2．3实验及结果分析
5．2．4本节小结
第6章多向量方法优化电路老化和漏电
6．1单独优化NBTI效应导致的电路老化
6．1．1控制向量的生成
6．1．2很好占空比的求解
6．1．3硬件实现
6．1．4实验及结果分析
6．2电路老化和静态漏电的协同优化
6．2．1协同优化模型
6．2．2很好占空比的求解
6．2．3实验及结果分析
6．3本章小结
第二部分系统级参数偏差分析和优化
第7章参数偏差在系统级的表现和影响
7．1参数偏差对于多核处理器性能的影响
7．2基于电压/频率岛的全局异步？局部同步设计方法
第8章相关的国内外研究现状
8．1系统级偏差建模和分析方法
8．2基于全局异步？局部同步设计的系统级偏差优化方法
第9章参数良品率感知的多处理器片上系统能耗统计优化方法
9．1背景知识介绍
9．1．1目标平台与应用
9．1．2能耗模型
9．1．3延迟模型
9．1．4统计任务调度
9．2统计能耗优化方法
9．2．1问题归纳
9．2．2优化方法概述
9．2．3统计偏差模拟
9．2．4统计能耗优化
9．2．5统计任务调度和操作电压配置
9．2．6统计电压/频率岛划分
9．3实验数据及分析
9．3．1实验环境
9．3．2实验结果
9．4本章小结
第10章面向三维多核片上系统的热感知硅后能耗优化方法
10．1背景知识介绍
10．1．1目标平台与应用
10．1．2面向三维SoC的能耗模型和延迟模型
10．1．3三维热模型
10．1．4面向三维芯片的统计偏差模拟
10．2优化框架
10．2．1能效感知的任务调度
10．2．2任务迁移算法
10．3实验结果及分析
10．3．1实验配置及说明
10．3．2实验结果
10．4结论
参考文献

    第3章面向工作负载的电路
     老化分析和预测
     一般来说，设计者会在集成电路的设计阶段保留一定的定时余量以容忍电路在其服役期内由于老化效应(如NBTI效应)所增加的时延。定时余量的大小通常是根据假定的电路在其服役期内经历最差工作条件而导致的老化来决定的。然而，由于大多数的芯片在其服役期内很少经历最差的工作条件，在设计阶段所做出的这种基于最差情况的电路老化预测是比较保守和悲观的，会导致保留的定时余量过大，从而减小了可以提供的电路优选操作频率。
     实际上，NBTI效应导致的电路老化强烈地依赖于一些环境因素和工作条件，比如芯片的工作温度、供电电压，特别是芯片执行功能操作时的工作负载。因此，在确定所要保留的定时余量时，应充分考虑电路的实际工作情况及不同的环境、工作条件对于电路老化效应的影响，以便使定时余量的设定更为实际和合理，避免过于保守的设计(over？design)。
     本章基于NBTI效应的物理模型，提出了一个面向工作负载的电路老化分析和预测方法。不同于以往的老化分析和预测方法采用假定工作负载的做法，本章提出的方法通过求解关键门输入节点上的最差占空比集合来预测电路在实际操作中由于工作负载而导致的老化上限。所得的预测结果可以用来指导设计阶段所作出的保留定时余量的决策以及应对电路老化的可靠性设计工作。
     3.1老化分析和预测方法概述
     本章提出的电路老化分析和预测方法如图3.1所示。首先，结合NBTI效应的物理模型，在假定特别工作条件的前提下采用MDS分析方法获得电路老化较为保守的预测上限值。随后考虑NBTI效应对于上、下跳变信号的不同影响，分析方法识别出电路中所有潜在的由于老化效应而导致其时延增加量会超过指定定时约束的关键通路。由于静态时序分析没有考虑所识别的通路是否可敏化，因此会造成潜在关键通路集合内有些通路实际上在功能状态下是不可达的，从而影响电路老化预测的准确性。所以，在获得潜在关键通路集合后对其进行精简，使用基于通路的自动测试向量生成方法将不可敏化的通路剔除出去。由于电路中的通路在老化效应下的时延增加量实际上是由这条通路上的逻辑门在老化效应下的时延增加量所决定的。所以，在潜在关键通路集合精简后，分析方法识别出集合内所有关键通路上的关键门。基于这些关键门，分析方法求解关键门输入节点上可以导致电路优选老化的最差占空比集合。最后，根据此最差占空比集合来预测电路在其服役期内经历实际工作负载的优选老化。
     图3.1电路老化分析和预测方法示意图
     3.2关键通路和关键门的识别
     这里首先对关键通路进行定义： 电路中的一条通路如果在一定的操作时间后(如5年或10年)由于NBTI效应导致的时延增加量大于自身的定时余量，则称这条通路为关键通路。从以上的定义可知，只有关键通路的时延变化才会影响到电路的时延变化。因此，分析、预测及优化NBTI效应导致的电路老化时只需要针对关键通路来进行。反之，如果一条通路在经历了一段操作时间后其定时余量仍然大于由于老化导致的时延增加量，那么这条通路的时延变化不会对电路的时延产生影响，因而可以在老化分析中忽略掉。
     由于NBTI效应只是作用于PMOS晶体管，因此通常在电路老化的时序分析中只计算门的传播时延而忽略互连线的时延。文献［14］和文献［17］对长期的NBTI效应模型进行了化简，并根据α定律［83］将NBTI效应导致的门传播时延增加量表示为
     ΔTp(i)=ci？αni？tn (3.1)
     式中： ΔTp(i)表示在NBTI效应下，门输入节点i到门的输出节点之间传播时延的增加量； ci是一个拟合的常数，表示与输入节点i相连接的PMOS晶体管的阈值电压与门传播时延之间的一阶线性关系； αi称为节点i的占空比。前面提到过，在NBTI研究领域，占空比表示PMOS晶体管处于负偏置的时间占整个电路操作时间的比例。从统计观点来看，占空比可以看作是整个操作时间内电路节点上的统计信号概率(信号为零的概率)［17］。t表示电路的操作时间。当扩散种子为氢分子时，n取0.16。因此，忽略互连线的时延，一条关键通路在NBTI效应下的时延增加量可以近似看成是这条通路上所有关键门时延增加量的总和。
     3.2.1潜在关键通路识别
     预测电路在一段操作时间内的优选老化实际上就是，预测电路在这段操作时间结束时最长通路的时延。然而，一个有趣的现象是： 在工作负载的影响下，电路中的通路有着不同的老化速度。某些在芯片制造后本来不是最长的通路经过一段操作时间(比如5年或10年)后有可能成为电路中的最长通路。因此，为了准确地预测电路在一段操作时间内的老化，电路中所有可能在老化效应的影响下会在这段操作时间结束时成为最长通路的通路都应该被识别出来。本文称这些通路为潜在关键通路。
     为了识别出电路中所有的潜在关键通路，时序分析过程需要考虑最差的工作条件。这种基于最差工作条件的做法可以确保得到电路老化的上限值，从而保证所识别的潜在关键通路的完整性。本文采用文献［32］提出的MDS老化分析方法来获得指定操作时间内电路由于NBTI效应导致的老化上限值。在MDS方法中，电路中所有的门输入节点上的占空比统一设为0.95，然后根据这种占空比的设置，采用式(3.1)来计算技术库中门的传播时延。在将技术库映射到电路网表之后，通过静态时序分析获得电路在老化效应下的最长通路的时延值。将这个时延值减去电路在不考虑老化效应时的额定时延值，即可得到电路老化的上限值。
     假定电路中的所有通路均有可能在最差工作条件下达到这个老化上限值，因此，所有时延值满足式(3.2)的通路都被识别为潜在关键通路：
     Dp(i)×(1+Rmax)≥Tc (3.2)
     式中： Dp(i)表示在不考虑电路老化的情况下，使用静态时序分析获得的第i条通路的额定时延值； Rmax表示采用MDS方法得到的电路时延值在老化效应下增加的百分比； Tc表示设定的定时约束，例如，定时约束可以设置为额定情况下电路中最长通路时延值的110%。
     采用MDS方法和式(3.2)识别潜在关键通路的做法较为保守，原因有以下几点： ①在NBTI效应影响下，门传播时延的增加量会因为门输入节点上的信号是上跳变(rising transition)还是下跳变(falling transition)而不同，从而导致通路在NBTI效应影响下的时延增加量也不是唯一值； ②没有考虑所识别的潜在关键通路是否可敏化； ③获得电路老化上限值的方法过于保守和悲观。在电路的实际操作中，其内部节点的占空比取值实际上是由门所实现的逻辑功能和电路的逻辑拓扑所决定的，不可能出现所有节点的占空比全部为0.95的情况。因此，接下来，本文将根据原因①和②对潜在关键通路进行精简，而在3.3节里通过避免出现原因③来求得电路执行实际工作负载时的老化值。
     3.2.2潜在关键通路的精简
     NBTI效应会逐渐升高PMOS晶体管的阈值电压但不会影响NMOS晶体管。PMOS晶体管阈值电压的升高会增加其导通时间。因此，如果一个下跳变信号施加到门的输入节点上，门输出节点上相应的上跳变信号(仅对互补金属氧化物半导体（CMOS）工艺而言)会因为PMOS晶体管阈值电压的升高而变慢。相反，当一个上跳变信号施加到门的输入节点上，门输出节点上相应的下跳变信号不会受到任何影响，这是因为NMOS晶体管的阈值电压不受NBTI效应的影响。图3.2给出了对一个反相器所做的HSPICE仿真实验结果。仿真实验使用HSPICE的MOSRA(MOSFET model reliability analysis)方法来模拟反相器在经历5年服役期操作后由于NBTI效应导致的阈值电压变化。如图3.2所示，当一个下跳变信号施加到反相器的输入端时，反相器输出端的上跳变信号相比较于没有老化的情况变慢了； 反之，当一个上跳变信号施加到反相器的输入端时，反相器输出端的下跳变信号不受任何影响。
     图3.2NBTI效应对于上、下跳变信号的影响
     因此，通路在NBTI效应下的时延增加量实际上并不等于此通路上所有的门由于NBTI效应而导致的时延增加量之总和。只有当一个门的输出信号是上跳变信号(即输入为下跳变信号)时，它的时延增加量才应被算作一部分通路时延的增加量。也就是说，一条通路在NBTI效应下的时延增加量相对于其原始输入端(primary input)上的上、下跳变信号是不同的。举例来说，如图3.3所示，通路A由三个反相器组成。假定三个反相器经历了相同时间的NBTI效应并因此导致它们的阈值电压被升高。当一个下跳变信号施加到通路A的原始输入端时(图3.3(a))，反相器1和反相器3的输入端为下跳变信号，因此它们输出端的上跳变信号因为阈值电压被升高而变慢。而由于反相器2的输入端为上跳变信号，所以其输出端的下跳变信号不受影响。所以，对于图3.3(a)来说，即使反相器2的阈值电压同样因为NBTI效应被升高了，通路A在NBTI效应下的时延增加量实际上也只是反相器1和反相器3由于NBTI效应而导致的时延增加量之和。同样，对于图3.3(b)来说，当一个上跳变信号施加到通路A的原始输入端，通路A的时延增加量只等于反相器2由于NBTI效应而导致的时延增加量。
     图3.3上、下跳变信号对于通路时延增加量计算的影响
     （a） 路径原始输入端为下跳变； （b） 路径原始输入端为上跳变
     基于以上的分析，可以得出如下结论： 简单地认为一条通路在NBTI效应下的时延增加量是这条通路上所有的门由于NBTI效应导致的时延增加量之总和的做法过于保守和悲观。因此，通过重新计算通路在其原始输入端上施加上、下跳变信号的情况下的时延增加量，对识别出来的潜在关键通路进行进一步精简。如果在考虑上、下跳变信号的情况下通路的时延增加量均不满足式(3.2)，这条通路将从识别出的潜在关键通路中被剔除出去。同时，对所有的潜在关键通路采用基于通路的自动测试向量生成方法(path？based ATPG)来识别在实际电路操作中不可敏化的通路，这些不可敏化的通路也从潜在关键通路中被移除出去。经过精简后的潜在关键通路就被认为是最终的关键通路。
     表3.1给出了在假定5年电路服役期的情况下对一些基准电路进行时序分析后获得的潜在关键通路的数目，以及精简后的通路数目的统计结果。由表3.1可以看出，通过考虑上、下跳变信号对于通路时延增加量的不同影响及通路是否可敏化，潜在关键通路中真正的关键通路数目大为减少。
     表3.1关键通路统计结果
     电路精简前数目精简后数目精简百分比/%
     c880801877.5
     c19086932796.1
     c2670174120988
     c3540162127383.1
     c5315124459851.9
     c7552375389976
     s2983233.3
     s820220
     s119625868
     s123815846.6
     s9234228032285.8
     3.2.3关键门的识别
     这里对于关键门的定义为： 如果一个门的时延增加量被算作其所在关键通路时延增加量的一部分，这个门就称为关键门。例如，对于图3.3(a)，由于在原始输入端输入信号为下跳变信号的情况下，只有反相器1和反相器3的时延增加量被计入通路A的时延增加量之内，所以反相器1和反相器3是关键门。而对于图3.3(b)，明显的只有反相器2是关键门。因此，当一条通路在其原始输入端信号为上、下跳变信号时都是关键通路，那么，这条通路上所有的门都被识别为关键门。如果一条通路只在其原始输入端信号为上跳变信号或者下跳变信号时是关键通路，那么这条通路上输出信号为上跳变信号的门就被识别为关键门。
     3.3占空比的求解
     电路由于NBTI效应导致的老化强烈依赖于执行的工作负载。正是工作负载决定着电路中的门在整个操作期间所经受的NBTI效应的时间，也即工作负载决定了整个操作期间电路中门输入节点上的占空比。由此也可以很自然地想到，占空比是一个反映电路在执行实际工作负载时由于NBTI效应导致的老化的不错参数。
     电路在执行功能操作时处于活动模式。电路处于活动模式时，其内部节点的输入信号会因为工作负载而在低电平和高电平之间不断地变化。因此，电路处于活动模式时内部的门会经受动态NBTI效应。而现今许多低功耗技术为了降低动态功耗，都会在电路不需执行有用的功能操作时阻塞功能时钟（clock gating），强迫电路进入待机模式。因此，电路处于待机模式时其内部节点的输入信号会保持不变。在这种情况下，电路中的一部分门由于其输入信号始终为低电平而经受静态NBTI效应。需要注意的是，虽然电路内部节点的输入信号在每个单独的待机模式时段里保持不变，但在不同的待机模式时段里却是不一样的。每个待机模式时段里电路内部节点的输入信号其实是由前一次活动模式时段结束时节点的输入信号来决定的。因此，就整个操作时间来说，仍然可以看作电路是在经受一个动态NBTI效应的过程。
     由以上的分析可以得出一个结论： 由于电路在整个功能操作时间内因为执行工作负载而经受动态NBTI效应，而节点的占空比是决定动态NBTI效应所导致的电路老化的一个最重要的参数，它反映了节点处于偏置时间和恢复时间的比例。所以理论上，电路中门的输入节点上分别存在一组占空比能够反映出电路在执行工作负载时由于NBTI效应导致的老化的上、下限。另外需要说明的是，在求解能够导致电路最小或优选老化的占空比时，只需要考虑关键门的输入节点，这是因为只有关键通路的时延变化才会对电路的时延产生影响。
     一个可能被质疑的问题是： 虽然理论上存在的最差占空比集合能够反映出电路执行工作负载时由于NBTI效应导致的优选老化。但是，这种工作负载可能在电路的实际操作中不会出现，因此使得老化预测的结果仍然可能大于实际情况。笔者认为，同预测电路优选功耗的方法类似，电路老化的预测也需要获取老化的上限值，从而使得老化预测的结果能够覆盖电路在最差工作条件下的老化情况。因此，即使最差占空比所代表的工作负载可能在电路的实际操作中极少出现，但据此预测的电路老化结果却能够保证覆盖电路所有可能的工作条件。另一方面，通过最差占空比集合表示电路执行工作负载的优选老化又可以避免对电路老化过于悲观的假设，更接近于电路在实际工作条件下的老化情况。
     本文采用非线性规划(non？linear programming)，来求解电路中关键门输入节点上可以导致电路最小或优选老化的很好或最差占空比集合。求解过程可以表示如下。
     图3.4中，DC表示优化目标，即电路的信号优选到达时间(arrival time)。很明显，当求解很好占空比集
     图3.4占空比求解
     合时需要最小化这个目标； 而求解最差占空比集合时需要优选化这个目标。求解过程需要遵循两个约束条件： 时延约束和占空比取值约束。时延约束用来保证求解过程中门输入节点的信号到达时间与门的传播时延之和小于等于输出节点信号的到达时间。而占空比取值约束反映了门所实现的逻辑功能和电路的逻辑拓扑对于节点占空比取值的。需要注意的是，传统的非线性规划往往是求解能够满足优化目标取最小值的变量值。因此，为了求解能够满足优化目标取优选值的变量值，需要将优化目标设定为负值。
     3.3.1时延约束
     只有关键通路时延的变化才会影响电路的时延，所以时延约束只需针对关键通路来设定。假定已经识别出的关键通路集合中包含m条通路，而指定的电路定时约束为DTC，则时延约束可以表示为
     Dp(j)≤DTC求解很好占空比
     或
     Dp(j)≥DTC求解最差占空比
     其中，Dp(j)表示第j条关键通路的信号优选到达时间，0     在一个大规模电路中可能存在成千上万条关键通路，这会导致时延约束过于庞大和复杂。因此，为了减小非线性规划的运算复杂度，上面的基于关键通路的时延约束被进一步地转化为基于关键门的时延约束。基于关键门的时延约束可以表示如下：
     Aj≤DTC或Aj≥DTCj∈门的输出节点集合
     Ai+Di≤Aji∈门的输入节点集合
     Di≤Aj
     在这里，Aj表示门输出节点j的信号到达时间； Ai表示门输入节点i的信号到达时间； Di表示在考虑NBTI效应的情况下门由输入节点i到其输出节点的传播时延。
     3.3.2占空比取值约束
     电路中节点的占空比取值是被节点所属的门实现的逻辑功能和电路的逻辑拓扑所限定的。门输出节点的占空比实际上是由门所有输入节点上的占空比共同决定的。就统计观点来看，经过一段操作时间后，节点上的占空比实际可以看成是这段操作时间内的统计信号概率(信号为低电平的概率)。例如，假定经过一段操作时间t以后，一个门某个输入节点上的统计信号概率为0.5，则可以认为门内部与这个输入节点相连接的PMOS晶体管在这段操作时间里处于负偏置的时间为0.5t。由于占空比的定义为PMOS晶体管处于负偏置的时间占整个电路操作时间的比例，因此，就这个例子来说，门输入节点的占空比同样是0.5(0.5t÷t)。
     因为占空比可以等同于统计信号概率，所以在假定电路输入信号独立的情况下，电路中门的输入节点上占空比的计算及占空比计算在整个电路的传播过程可以按照文献［84］所提出的统计信号概率的计算和传播方法来实现。根据门输入节点的占空比，表3.2列出了反相器及一些2输入的基本门(primitive gate)输出节点上占空比的计算公式。
     表3.2基本门输出节点上占空比的计算公式
     基本门输入节点占空比输出节点占空比
     反相器α1－α
     2输入与非门αa,αb(1－αa)？(1－αb)
     2输入或非门αa,αb1－αa？αb
     输入端数目大于2的其他基本门输出节点上占空比的计算公式可以按同样的方法进行推导。这些简单的、针对单独一个门的占空比约束公式可以被拓展为整个电路的占空比约束。需要注意的是，电路的占空比约束同样只需要考虑关键门，这是由于非关键门的时延增加量不会影响到关键通路的时延