雷达信号处理芯片技术

本书系统地介绍其靠前代处理器“魂芯一号”（BWDSP100）的内部结构、工作原理、指令系统、集成开发环境、软件开发与仿真工具，软硬件资源、丰富的信号处理函数库以及系统设计方法和手段，介绍利用BWDSP100指令系统对FIRIIR滤波、FFT、谱估计以及向量运算、矩阵运算等常用信号处理进行汇编级及利用汇编库函数进行软件编程方法；通过雷达信号处理中脉冲压缩、MTIMTD、CFAR、DOA估计等具体事例阐述了该处理器应用上的一些技巧，便于用户进行该款DSP的软件开发与系统设计。

洪一，安徽铜陵人。1984年获安徽大学无线电系学士学位，1987年毕业于西南电子技术研究所信息处理专业，同年获成都电讯工程学院硕士学位。1987年进入西南雷达技术研究所并随之同步转到华东电子工程研究所工作至今，从事雷达信号处理研究及工程实现20年，2007年转为从事集成电路设计工作。为我国数字化气象雷达装备和脉冲多普勒气象雷达装备信号处理系统、数字波束形成用于实际雷达装备的开拓者。主持了我国从指令集、体系结构、物理实现、软/硬件开发环境等均自主的高端浮点数字信号处理器——“魂芯一号”的研制。现为中国电子科技集团公司第三十八研究所集团首席科学家。安徽大学、合肥工业大学和中国科技大学博士生导师。安徽省首届青年科技奖、全国五一劳动奖章等获得者。获国家科技进步奖一等奖、三等奖各一项，省部级奖十多项。享受“国务院政府特殊津贴”，是安徽省“115”产业创新团队带头人。

   第1章概述

1.1雷达信号处理概述

1.1.1雷达信号处理的发展

1.1.2雷达信号处理的特点

1.2数字信号处理器

1.2.1数字信号处理器概述

1.2.2数字信号处理器的发展

1.2.3“魂芯一号”高速数字信号处理器概述

第2章处理器体系架构

2.1体系架构

2.2eCl04内核结构

2.2.1运算单元执行宏(Macro)

2.2.2运算部件

2.2.3程序控制器

2.3总线

2.4内部存储器

2.5外设

第3章存储器与寄存器

3.1地址空间

3.2存储器

3.2.1存储器的组织结构

3.2.2存储器数据总线操作

3.2.3存储器与其他部件的数据交换

3.3地址发生运算器部件

3.4寻址方式

3.5地址冲突与地址非法

3.5.1地址冲突

3.5.2地址非法

3.6总线仲裁

3.7寄存器

3.7.1全局控制寄存器GCSR

3.7.2内核执行单元控制与标志寄存器

3.7.3DMA控制寄存器

3.7.4中断控制寄存器

3.7.5定时器控制寄存器

3.7.6通用I/O控制寄存器

3.7.7并口配置寄存器

3.7.8uART控制寄存器

3.7.9DDR2控制器的配置寄存器

3.7.10数据存储器读写冲突标志寄存器

第4章处理器指令体系

4.1指令结构与特点

4.1.1指令基本语法规制

4.1.2指令语法约定

4.1.3指令速查

4.2ALU指令

4.3MuL指令

4.4SPU指令

4.5SHF指令

4.6数据传输指令

4.7双字指令

4.8非运算类指令

4.9编程资源约束

4.9.1编程资源

4.9.2并行指令的约束规则

4.9.3数据相关

第5章处理器I/O资源及外设

5.1中断及异常

5.1.1中断类型

5.1.2中断控制寄存器

5.1.3中断响应过程

5.1.4异常现象

5.2DMA控制器

5.2.1DMA控制器基本结构

5.2.2DMA总线仲裁

5.3链路口

5.3.1链路通信接口

5.3.2链路口DMA控制寄存器

5.3.3链路口配置例程

5.4并口

5.4.1并口接口信号

5.4.2并口地址线位宽说明

5.4.3并口控制寄存器

5.4.4并口配置例程

5.5UART控制器

5.5.1UART接口信号

5.5.2波特率

5.5.3UART收发实现

5.5.4UART状态与异常处理

5.5.5UART配置例程

5.6GPIO口

5.6.1CPIO功能说明

5.6.2GPlO口配置例程

5.7定时器

5.7.1定时器控制寄存器

5.7.2定时器复位与计数

5.7.3定时器脉冲产生

5.7.4定时器说明

5.7.5定时器配置例程

5.8DDR2接口

5.8.1DDR2接口信号

5.8.2DDR2控制器

5.8.3PHY接口

5.8.4DDR2配置举例

第6章处理器开发工具

6.1“魂芯一号”应用开发流程

6.2“魂芯一号”在线调试系统

6.2.1“魂芯一号”的功能模式

6.2.2“魂芯一号”的在线调试资源

6.3“魂芯一号”的集成开发环境

6.3.1工程管理和编辑器

6.3.2调试器

6.3.3统计分析功能

6.3.4支持混合编程和调试

6.3.5丰富的帮助文档

6.4编译器

6.4.1编译器命令行参数

6.4.2运行环境与模型

6.4.3编码器对IS0C90标准的扩展

6.5宏预处理器

6.5.1宏预处理器的命令行形式

6.5.2标识符

6.5.3表达式

6.5.4宏命令

6.6规则检查器

6.6.1规则检查器的命令行形式

6.6.2错误和警告提示信息格式

6.6.3错误信息列表

6.6.4警告信息列表

6.7汇编器

6.7.1汇编器命令行形式

6.7.2汇编文件格式

6.7.3标识符(symb01)

6.7.4表达式

6.7.5汇编伪指令

6.8链接器

6.8.1链接器命令行形式

6.8.2链接器命令文件的编写

6.9反汇编器

6.10库生成器

第7章基于处理器的硬件设计

7.1硬件设计概述

7.2DSP系统的基础设计

7.2.1电源电路设计

7.2.2复位电路设计

7.2.3时钟设计

7.3DSP外设引脚及布局布线指导

7.3.1并口引脚

7.3.2Link端口引脚

7.3.3LVDS的PCB布线指导

7.3.4DDR2端口的PCB设计

7.4多处理器耦合

7.4.1通过链路口进行多处理器耦合

7.4.2通过并口进行多处理器耦合

7.4.3通过飞越传输方式进行多处理器耦合

7.4.4通过UART进行多处理器耦合

7.4.5通过GPl0进行多处理器耦合

7.5调试系统设计

7.6引导系统设计

7.6.1FLASH编程

7.6.2主片引导

7.6.3从片引导

7.7硬件设计实例

7.7.1整体架构图

7.7.2电源

7.7.3程序加载

7.7.4DSP设置

第8章信号处理应用程序设计

8.1FFT的DSP实现

8.1.1FFT的基本原理

8.1.2FFT设计方法

8.1.3FFT的DSP实现

8.1.4FFT应用举例

8.2FIR的DSP实现

8.2.1FIR滤波器的基本结构

8.2.2FIR滤波器设计方法

8.2.3FlR滤波器的DSP实现

8.2.4FIR滤波器应用举例

8.3脉冲压缩DSP实现

8.3.1脉冲压缩的基本原理

8.3.2脉冲压缩设计方法

8.3.3脉冲压缩DSP实现

8.4向量运算的库函数

8.5矩阵运算的库函数

8.6常用的窗函数

8.7信号产生的库函数

8.8雷达信号处理的库函数

8.8.1抽取比可变的低通滤波器

8.8.2脉冲相关处理

8.8.3动目标显示MTI

8.8.4自适应动目标显示AMTI

8.8.5多通道恒虚警检测(CFAR)

8.8.6统计数组中正数的个数

8.8.7DOA估计

第9章系统设计实例

9.1“魂芯一号”Demo板简介

9.2案例一：某阵列雷达实测数据处理

9.2.1数据处理流程

9.2.2“魂芯一号”Demo实验平台上处理过程实现

9.3案例二：雷达系统演示平台

9.3.1系统整体架构

9.3.2终端软件演示平台

9.3.3FPGA模拟产生目标回波信号

9.3.4DSP雷达信号处理程序设计

9.3.5系统联调结果

附录A“魂芯一号”指令集资源约束表

附录B32位浮点FFT汇编源程序

参考文献

主要符号表

缩略语