System Verilog硬件设计 RTL设计和验证

字数: 360000
装帧: 平装
出版社: 科学出版社
作者: (印)瓦伊巴夫·塔拉特
出版日期: 2024-04-01
商品条码: 9787030783837
版次: 1
开本: 16开
页数: 288
出版年份: 2024

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内容简介

本书侧重于使用SystemVerilog编写高效的RTL代码，通过大量示例代码展示如何使用SystemVerilog进行硬件设计和验证。
全书共分15章，内容包括SystemVerilog中的常量和数据类型、SystemVerilog的硬件描述、SystemVerilog中的面向对象编程、SystemVerilog增强特性、SystemVerilog中的组合逻辑设计、SystemVerilog中的时序逻辑设计、RTL设计和综合指南、复杂设计的RTL设计和策略、有限状态机、SystemVerilog中的端口和接口、验证结构、验证技术和自动化、高级验证结构、验证案例等。
本书适合数字IC验证工程师阅读，也可以作为高等院校微电子、自动化、电子信息等相关专业师生的参考用书。

第1章绪论1
1.1ASIC设计流程2
1.2ASIC验证4
1.3Verilog结构6
1.4SystemVerilog简介9
1.5用于硬件描述和验证的SystemVerilog10
1.6总结和展望11
第2章SystemVerilog中的常量和数据类型13
2.1预定义门14
2.2结构级建模15
2.3SystemVerilog格式描述符16
2.4多位宽常量和拼位操作17
2.5常量17
2.6数据类型21
2.7总结和展望26
第3章SystemVerilog的硬件描述27
3.1如何开始学习28
3.2线网数据类型31
……