FPGA数字图像采集与处理 从理论知识、仿真验证到板级调试的实例精讲

"《FPGA数字图像采集与处理》将“FPGA＋图像算法”完美结合，从基础的FPGA图像采集、前处理、后处理、传输等多个环节进行深入浅出的介绍，通过20个详尽的开发实例，展现并帮助广大初学者快速掌握基于FPGA的图像处理技术。 作者具备丰富的FPGA工程实践经验，书中提供的例程可应用于工程实践。 "

《FPGA数字图像采集与处理》从图像采集（包括灰度图像和彩色图像）、图像前处理（包括色彩矩阵滤波、伽马校正、白平衡、色彩空间转换、坏点校正和直方图统计）、UVC图像传输和图像后处理（包括图像平滑、锐化、边缘提取、直方图均衡、FFT滤波和FIR滤波）等方面深入浅出地介绍数字图像相关的理论知识以及FPGA的设计实现、仿真验证和板级调试。
《FPGA数字图像采集与处理》提供的20个工程实例，基于Xilinx公司的Artix-7FPGA器件。读者按照本书第2章搭建的开发环境，可实现这些工程实例的仿真验证或板级调试。
《FPGA数字图像采集与处理》适合作为从事FPGA开发的工程师或研究人员进行图像处理相关项目开发的参考书，也可作为高等院校相关专业FPGA课程的教材。

十余年的FPGA工程实践经历，擅长记录、分析并总结各种FPGA开发经验与技巧，也非常乐于分享。活跃于各大电子技术网站的FPGA社区或板块，多年来笔耕不辍、风雨无阻，不断发表FPGA相关文章，总点击量超过300万。著有多本FPGA技术相关图书，其诙谐的文字、贴近读者实际需求的知识点与经验技巧分享，赢得了广大读者的一致认可。

第1章 数字图像处理概述
1.1 数字图像基础
1.2 数字图像采集
1.3 数字图像前处理
1.4 数字图像后处理
第2章 开发平台搭建
2.1 Vivado软件安装说明
2.1.1 Vivado版本说明
2.1.2 Xilinx官网账号注册
2.1.3 Vivado软件下载与安装
2.2 Notepad++安装与设置
2.2.1 文本编辑器Notepad++安装
2.2.2 Vivado中使用Notepad++的关联设置
2.3USB 3.0 控制器FX3的SDK安装
2.4USB 3.0 控制器FX3的驱动程序安装
2.4.1PC与开发板的USB 3.0 连接
2.4.2 PC与USB连接
2.4.3 驱动程序的安装
2.5 硬件平台介绍
2.5.1 STAR FPGA开发套件
2.5.2 AT7 FPGA开发套件
第3章 AXI总线协议介绍
3.1 AXI协议简介
3.1.1 AXI版本介绍
3.1.2 基本结构
3.1.3 基本传输
3.2 信号描述
3.3 握手过程
第4章 FPGA图像采集
4.1 CMOS图像传感器介绍
4.1.1 CCD与CMOS传感器简介
4.1.2 CMOS传感器工作原理
4.2 灰度图像采集显示
4.2.1 FPGA功能概述
4.2.2 FPGA设计说明
4.2.3 装配说明
4.2.4 FPGA板级调试
4.3 彩色图像采集显示
4.3.1 FPGA功能概述
4.3.2 FPGA设计说明
4.3.3 装配说明
4.3.4 FPGA板级调试
第5章 FPGA图像前处理
5.1 色彩滤波矩阵IP核的仿真
5.1.1 色彩滤波矩阵介绍
5.1.2 基于MATLAB的CFA处理
5.1.3 Demosaic IP配置与接口说明
5.1.4 FPGA测试脚本解析
5.1.5 FPGA仿真说明
5.2 色彩滤波矩阵的FPGA实现
5.2.1 FPGA功能概述
5.2.2 FPGA设计说明
5.2.3 FPGA板级调试
5.3 伽马校正的FPGA实现
5.3.1 伽马(Gamma)介绍
5.3.2 MATLAB生成Gamma校正的LUT
5.3.3 FPGA功能概述
5.3.4 FPGA设计说明
5.3.5 FPGA板级调试
5.4 白平衡校正的FPGA实现
5.4.1 白平衡介绍
5.4.2 FPGA功能概述
5.4.3 FPGA设计说明
5.4.4 FPGA板级调试
5.5 色彩空间转换与图像增强IP核的仿真
5.5.1 图像增强IP简介
5.5.2 IP添加与配置
5.5.3 协同仿真的MATLAB脚本说明
5.5.4 FPGA仿真说明
5.6 色彩空间转换的FPGA实现
5.6.1 功能概述
5.6.2 RGB与YUV介绍
5.6.3 FPGA设计说明
5.6.4 FPGA板级调试
5.7 坏点校正的FPGA实现
5.7.1 FPGA功能概述
5.7.2 FPGA设计说明
5.7.3 FPGA板级调试
5.8 图像直方图统计与实时显示的FPGA实现
5.8.1 FPGA系统概述
5.8.2 FPGA设计说明
5.8.3 MATLAB与FPGA协同仿真说明
5.8.4 FPGA板级调试
第6章 FPGA+USB 3.0的图像UVC传输
6.1 灰度图像采集与UVC传输
6.1.1 系统功能概述
6.1.2 FPGA设计说明
6.1.3 FX3固件
6.1.4 PC端UVC软件
6.1.5 装配说明
6.1.6 板级调试说明
6.2 彩色图像采集与UVC传输
6.2.1 系统功能概述
6.2.2 FPGA设计说明
6.2.3 FX3固件
6.2.4 PC端UVC软件
6.2.5 装配说明
6.2.6 板级调试说明
第7章 FPGA图像后处理
7.1 图像平滑处理的FPGA实现
7.1.1 系统概述
7.1.2 图像平滑与滤波
7.1.31 /16的加权均值滤波的MATLAB实现
7.1.4 FPGA仿真说明
7.1.5 FPGA设计说明
7.1.6 板级调试
7.2 图像拉普拉斯锐化处理的FPGA实现
7.2.1 系统概述
7.2.2 图像拉普拉斯锐化
7.2.3 拉普拉斯锐化处理的MATLAB实现
7.2.4 FPGA仿真说明
7.2.5 FPGA设计说明
7.2.6 板级调试
7.3 图像拉普拉斯边缘提取的FPGA实现
7.3.1 系统概述
7.3.2 图像拉普拉斯边缘提取
7.3.3 拉普拉斯边缘提取算子的MATLAB实现
7.3.4 FPGA仿真说明
7.3.5 FPGA设计说明
7.3.6 板级调试
7.4 图像直方图均衡处理的FPGA实现
7.4.1 系统概述
7.4.2 图像直方图均衡处理
7.4.3 直方图均衡处理的MATLAB实现
7.4.4 FPGA仿真说明
7.4.5 FPGA设计说明
7.4.6 板级调试
7.5 FFT与IFFT IP核的仿真
7.5.1 关于傅里叶变换
7.5.2 MATLAB中傅里叶变换实现
7.5.3 Vivado中添加配置FFT IP核
7.5.4 使用FPGA的IP进行FFT运算
7.5.5 使用FPGA的IP进行IFFT运算
7.6 图像FFT滤波处理的FPGA实现
7.6.1 系统概述
7.6.2 基于MATLAB的FFT滤波
7.6.3 FPGA仿真
7.6.4 FPGA设计说明
7.6.5 板级调试
7.7 FIR滤波器IP核的仿真
7.7.1 FIR滤波器简介
7.7.2 FIR IP核配置
7.7.3 FIR IP核接口时序
7.7.4 FIR IP仿真说明
参考文献

     第3章 AXI总线协议介绍 3.1AXI协议简介 AMBA AXI(Advanced eXtensible Interface)协议是一种面向高性能、高带宽系统设计的总线协议，能够满足各种高速系统的总线互连。 AXI协议的主要特点有：  独立的地址、控制和数据接口；  支持使用字节选通的不对齐数据的传输；  基于特定地址进行的突发传输；  通过独立的读和写通道实现低成本直接内存访问(DMA)；  支持无序数据传输；  提供多级寄存器锁存的支持，实现更好的时序收敛。 3.1.1AXI版本介绍 AXI协议是Xilinx从6系列的FPGA开始引入的一个接口协议(AXI3)，且在很多Xilinx提供的IP核中都有使用，目前很多都支持更高的版本AXI4。AXI4Lite是AXI4的一个简化版本，实现AXI4运行起来的最少接口信号，适用于对传输控制要求不高的应用。 3.1.2基本结构 AXI协议是基于突发传输的。每一次传输时，地址通道上有地址和控制信息，描述了被传输数据的特性。数据将在主机和从机之间传输，数据传输的方向是从写数据通道到从机或从读数据通道到主机。在写传输中，主机向从机发送数据流。写响应通道是从机给主机的反馈信号，指示当前写传输的状态，完成写传输。 AXI协议可以实现以下功能：  在有效数据传输前提供地址信息；  支持多个数据的传输；  支持无序传输。 主机到从机的读数据传输如图3.1所示。主机先发起一次地址的传输，随后从机将待读取的数据逐个送往主机。主机的地址发送由读地址通道实现，从机的数据发送由读数据通道实现。 图3.1AXI的读操作 主机到从机的写数据传输如图3.2所示。主机先发起一次地址的传输，随后主机将待写入的数据逐个送往从机，从机在完成一次完整的地址和数据接收后，发出一个写响应反馈给主机。主机的地址发送由写地址通道(Write address channel)实现，主机的数据发送由写数据通道(Write data channel)实现，从机的响应信号由写响应通道(Write response channel)实现。 图3.2AXI的写操作 1. 通道定义 AXI协议一共定义了5个独立的通道，每一个通道都是由一组控制和响应信号组成的，使用双向的有效(VALID)信号和准备好(READY)信号实现握手机制。 发送端使用VALID信号指示何时通道中的数据或控制信号是有效的，接收端使用READY信号指示何时可以接收数据。读数据通道和写数据通道都包含一个结束(LAST)信号指示一个传输中的最后一个数据何时出现。 1) 读或写地址通道 读或写传输都有独立的地址通道。地址通道包含一次传输所需要的全部地址和控制信息。AXI协议支持以下地址传输机制：  1~16个可变数据个数的突发传输；  8~1024位可变数据位宽的突发传输；  跳变、递增和非递增的突发传输；  专用的或锁定的传输控制；  系统级的缓存、缓冲控制；  安全的、专有的传输控制。 2) 读数据通道 读数据通道包含读数据和从机反馈给主机的读响应信息。读数据通道包含：  读数据总线，总线宽度可以是8、16、32、64、128、256、512或1024位；  用于指示读传输完成状态的一个读响应信号。 3) 写数据通道 写数据通道实现主机向从机的数据写入传输。写数据通道包含：  写数据总线，总线宽度可以是8、16、32、64、128、256、512或1024位；  为每8位数据提供一个有效标识位，标示数据总线的每个字节(8位)是否有效。 写数据通道信息会被接收端缓存，因此主机在进行写传输时，无须确认上一次写传输的状态。 4) 写响应通道 写响应通道提供了一种从机对写传输作出响应的机制。所有的写传输都必须基于完成信号的状态确认传输是否成功。每次突发传输都有一次传输完成的信号响应，注意完成信号只在一次突发传输完成后才产生，而不是对突发传输中的每个独立的数据做出响应。 2. 接口和互连 如图3.3所示，一个典型的系统包含数个主机和从机设备，这些设备通过互连总线的形式连接在一起。 图3.3主机和从机互联 AXI协议提供单一接口定义的形式来描述这种互连：  在主机与互连总线之间；  在从机与互连总线之间；  在主机与从机之间。 大多数系统使用以下三种互连方式中的一种：  地址和数据总线共享；  地址共享，有多个数据总线；  多层互连，即有多个地址和数据总线。 在大多数系统中，对地址通道的带宽需求要明显低于数据通道的带宽。此类系统能够在系统性能与互连复杂性之间达成很好的平衡，通过共享的地址总线与多个数据总线来达成平行数据传输。 3. 插入寄存器 每个AXI通道都只支持单向传输，因此无须考虑不同通道复用的影响。这也使得在任意通道间插入寄存器成为可能，虽然这样可能会产生一拍或多拍的时钟延时，但这可以确保在时钟延时和更