Verilog硬件描述语言与设计(普通高校十三五规划教材)

李洪革、李峭、何锋编著的《Verilog硬件描述 语言与设计(普通高校十三五规划教材)》是电子信息 工程、计算机科学与技术、自动化等电子、电气类一 级学科的EDA教学必备基础教材,全书从硬件描述语言 VerilogHDL简介入手,重点阐述了硬件描述语言的基 础语法、高级语法和与之匹配的硬件电路设计基础、 高级电路设计案例等;除了对VerilogHDL语法基础详 细阐述外,对逻辑电路、时序综合和状态机等复杂电 路设计问题也进行了介绍。本书根据国家全日制电子 信息类教学大纲要求匹配了对应的实验实习,并对复 杂数字系统也进行了案例讲解。全书共11章,主要包 含VerilogHDL语言基础、逻辑电路结构、状态机与时 序综合、验证等高级主题的内容。 本书可作为普通高等学校、科研院所电子信息工 程、电气工程、计算机等相关专业的本科生或研究生 的教材,还可作为上述领域工程技术人员的参考书。

第1章 电子系统与硬件描述语言 1.1 电子系统的集成化 1.2 硬件描述语言与设计方法 1.3 数字电路/系统实现 1.4 集成化设计发展趋势 1.5 数字集成应用前景 习 题 第2章 硬件描述语言基础 2.1 VerilogHDL语言概况 2.1.1 模 块 2.1.2 模块名 2.1.3 模块组成 2.2 基本语法 2.2.1 标识符 2.2.2 关键字 2.2.3 操作符 2.2.4 数字声明 2.2.5 注释与空白符 2.3 系统任务与编译指令 2.3.1 字符串 2.3.2 系统任务 2.3.3 编译指令 习 题 第3章 语法与要素 3.1 数据类型 3.1.1 数 值 3.1.2 线网类型 3.1.3 变量声明 3.1.4 寄存器类型 3.1.5 阵 列 3.1.6 标量与矢量 3.1.7 参 数 3.2 端 口 3.2.1 端口命名 3.2.2 端口声明 3.2.3 连接方式 3.3 表达式 3.3.1 运算表达 3.3.2 操作符 3.3.3 操作数 3.4 标准主要差别 习 题 第4章 建模与用户原语 4.1 基础建模 4.1.1 门级建模 4.1.2 开关级建模 4.2 数据流建模 4.2.1 连续赋值语句 4.2.2 数据流建模实例 4.3 模块与层次 4.3.1 模块划分 4.3.2 带参数模块 4.3.3 层次命名 4.4 用户定义原语(UDP) 4.4.1 UDP的含义 4.4.2 组合逻辑UDP 4.4.3 时序电路UDP 习 题 第5章 行为描述 5.1 行为级建模 5.1.1 过程块 5.1.2 语句块 5.1.3 时序控制 5.2 过程赋值语句 5.2.1 阻塞赋值语句 5.2.2 非阻塞赋值语句 5.2.3 过程连续赋值语句 5.3 行为语句 5.3.1 条件语句 5.3.2 多路分支语句 5.3.3 循环语句 5.3.4 其他语句 5.3.5 生成块 5.4 任务和函数 5.4.1 任 务 5.4.2 函 数 习 题 第6章 测试、仿真和验证 6.1 测试平台 6.1.1 测试向量 6.1.2 测试模块 6.2 波形生成 6.2.1 值序列 6.2.2 重复信号 6.2.3 时钟的建立 6.3 数据显示与文件访问 6.3.1 数据显示 6.3.2 文件访问 6.3.3 从文本文件中读取向量 6.3.4 向文本文件中写入向量 6.4 典型仿真验证实例 6.4.1 3 8译码器 6.4.2 序列检测器 6.4.3 时钟分频器 习 题 第7章 基础逻辑电路 7.1 组合电路设计 7.1.1 门级结构设计 7.1.2 连续赋值语句设计 7.1.3 过程块语句设计 7.1.4 组合电路不完全描述 7.1.5 典型组合电路设计实例 7.2 时序电路设计 7.2.1 时序电路设计方法 7.2.2 时序电路单元 7.2.3 时序电路不同描述风格 7.2.4 时序电路设计常见错误 7.2.5 典型时序电路设计实例 习 题 第8章 有限状态机及设计 8.1 状态机基础 8.1.1 基本概念 8.1.2 状态机分类 8.2 状态机设计 8.2.1 状态机描述方法 8.2.2 状态机状态编码 8.2.3 状态机优化设计 8.2.4 状态机容错和设计准则 习 题 第9章 时序、综合及验证 9.1 时序与延迟 9.1.1 时序概念 9.1.2 延迟模型 9.1.3 延迟种类 9.1.4 路径延迟建模 9.1.5 时序检查 9.1.6 延迟反标 9.2 逻辑综合 9.2.1 概 念 9.2.2 逻辑综合过程 9.2.3 代码可综合设计 9.3 验证方法 9.3.1 验 证 9.3.2 测试验证种类 9.3.3 测试验证平台实例 习 题 第10章 仿真实验 10.1 硬件描述语言仿真器 10.1.1 ModelSim 仿真 10.1.2 逻辑综合后仿真 10.2 Verilog基础模块设计 10.2.1 组合逻辑建模 10.2.2 时序逻辑建模 10.3 复杂逻辑设计 10.3.1 阻塞赋值和非阻塞赋值 10.3.2 任务与函数 10.3.3 有限状态机 习 题 第11章 设计案例 11.1 异步FIFO设计 11.1.1 实验目的与实验要求 11.1.2 基于最高两位判决的异步FIFO设计 11.1.3 基于四象限判决的异步FIFO设计 11.2 全双工UART接口设计 11.2.1 实验目的与实验要求 11.2.2 UART通信协议 11.2.3 UART发送器的实现 11.2.4 UART接收器的设计 11.2.5 UART接收器的仿真测试 11.3 循环码编译码器设计 11.3.1 实验目的与实验要求 11.3.2 (7,3)循环码 11.3.3 (7,3)循环码的编码器 11.3.4 (7,3)循环码的译码器 习 题 附 录 参考文献