FPGA开发及应用(基于紫光同创Logos系列器件及Verilog HDL微课视频版)/信息技术应用创

本书以紫光同创公司的 FPGA为例，全面系统地讲 述了基于可编程逻辑器件的 设计方法，结合实践讲解了 大量的典型实例，便于读者 理解和演练。书中从国内企 业生产的EDA工具的使用到 FPGA应用设计，再到 Cortex-M1软核处理器的设 计与应用，几乎涉及FPGA 开发设计的所有知识，具体 内容包括紫光同创FPGA芯 片介绍、Pango Design Suite开发工具概述、 Verilog语言、基本逻辑电路 设计、ModelSim仿真、IP 介绍、大量实例讲解、 Cortex-M1设计开发等。 本书可作为FPGA开发初 学者及工程技术人员的参考 用书，也可作为电子信息工 程、计算机科学与技术等相 关专业本科生、研究生的教 材。

第1章 FPGA芯片及板卡介绍 1.1 FPGA技术发展及基本架构 1.1.1 FPGA的发展 1.1.2 FPGA内部结构 1.2 国内FPGA技术发展情况 1.3 紫光同创FPGA芯片介绍 1.3.1 Logos系列FPGA概述 1.3.2 Logos系列FPGA产品特性 1.3.3 Logos系列FPGA资源规模与封装信息 1.3.4 Logos系列FPGA模块介绍 1.3.5 Logos系列FPGA参考资料 1.4 ALINX FPGA板卡介绍 第2章 Pango Design Suite开发环境 2.1 安装Pango Design Suite软件 2.1.1 安装步骤 2.1.2 License关联 2.2 PDS工程 2.2.1 创建工程 2.2.2 Verilog代码编写 2.2.3 添加UCE约束 2.2.4 生成位流文件 2.3 菜单栏介绍 2.4 User Constraint Editor简介 2.4.1 UCE启动 2.4.2 UCE主界面功能 2.4.3 Timing Constraints界面 2.4.4 Attribute表格界面 2.4.5 Device界面 2.5 ADS综合工具简介 2.5.1 ADS Flow概述 2.5.2 ADS综合的基本操作 2.5.3 ADS综合网表分析 2.6 PDS软件中的IP调用 2.6.1 启动IPC 2.6.2 主控窗口 2.6.3 参数配置窗口 2.7 在线分析仪的使用 2.7.1 下载电缆 2.7.2 Debugger连接 2.7.3 Fabric Debugger说明 2.8 PDS软件技巧与经验总结 2.8.1 Synthesize参数设置 2.8.2 PNR参数设置 2.8.3 常见报错分析与处理方法 第3章 Verilog HDL语法 3.1 Verilog简介 3.2 数据类型 3.2.1 常量 3.2.2 变量 3.3 运算符 3.3.1 算术运算符 3.3.2 赋值运算符 3.3.3 关系运算符 3.3.4 逻辑运算符 3.3.5 条件运算符 3.3.6 位运算符 3.3.7 移位运算符 3.3.8 拼接运算符 3.3.9 优先级 3.4 组合逻辑 3.4.1 与门 3.4.2 或门 3.4.3 非门 3.4.4 异或 3.4.5 比较器 3.4.6 半加器 3.4.7 全加器 3.4.8 乘法器 3.4.9 数据选择器 3.4.10 3-8译码器 3.4.11 三态门 3.5 时序逻辑 3.5.1 D触发器 3.5.2 两级D触发器 3.5.3 带异步复位D触发器 3.5.4 带异步复位同步清零D触发器 3.5.5 移位寄存器 3.5.6 单口RAM 3.5.7 伪双口RAM 3.5.8 真双口RAM 3.5.9 单口ROM 3.5.10 有限状态机 3.6 总结 第4章 Verilog HDL数字电路设计 4.1 基于格雷码编码器的设计 4.1.1 简介 4.1.2 实验原理 4.1.3 程序代码 4.1.4 验证结果 4.2 异步清零加法器设计 4.2.1 简介 4.2.2 实验原理 4.2.3 程序代码 4.2.4 验证结果 4.3 七段数码管显示电路的设计 4.3.1 简介 4.3.2 实验原理 4.3.3 程序代码 4.3.4 验证结果 4.4 四位并行乘法器的设计 4.4.1 简介 4.4.2 实验原理 4.4.3 程序代码 4.4.4 验证结果 4.5 基本触发器的设计 4.5.1 简介 4.5.2 实验原理 4.5.3 程序代码 4.5.4 验证结果 4.6 四位全加器设计 4.6.1 简介 4.6.2 实验原理 4.6.3 程序代码 4.6.4 验证结果 4.7 表决器的设计 4.7.1 简介 4.7.2 实验原理 4.7.3 程序代码 4.7.4 验证结果 4.8 抢答器的设计 4.8.1 简介 4.8.2 实验原理 4.8.3 程序代码 4.8.4 验证结果 4.9 序列检测器的设计 4.9.1 简介 4.9.2 实验原理 4.9.3 程序代码 4.9.4 验证结果 4.10 数字频率计的设计 4.10.1 简介 4.10.2 实验原理 4.10.3 程序代码 4.10.4 验证结果 4.11 数字钟的设计 4.11.1 简介 4.11.2 实验原理 4.11.3 程序代码 4.11.4 验证结果 第5章 Testbench及其仿真 5.1 Testbench设计 5.1.1 Testbench简介 5.1.2 Testbench的搭建 5.2 ModelSim 介绍及仿真 5.2.1 ModelSim简介 5.2.2 ModelSim仿真 5.3 PDS与ModelSim联合仿真 第6章 Logos的常用IP 6.1 RAM说明 6.1.1 RAM简介 6.1.2 RAM IP介绍 6.1.3 RAM I/O框图 6.1.4 RAM I/O引脚说明 6.1.5 RAM时序模型 6.1.6 RAM IP配置 6.1.7 RAM IP例化 6.2 ROM说明 6.2.1 ROM简介 6.2.2 ROM IP介绍 6.2.3 ROM I/O框图 6.2.4 ROM I/O引脚说明 6.2.5 ROM 时序模型 6.2.6 ROM IP配置 6.2.7 ROM IP例化 6.3 FIFO说明 6.3.1 FIFO简介 6.3.2 FIFO IP介绍 6.3.3 FIFO I/O框图 6.3.4 FIFO I/O引脚说明 6.3.5 FIFO 时序模型 6.3.6 FIFO IP配置 6.3.7 FIFO IP