Verilog HDL数字系统设计入门与应用实例(电子科学与技术高等学校电子信息类专业系列教

本书系统地介绍了硬件描述语言Verilog HDL以及数字系统设计的相关知识，主要内容包括EDA技术、FPGA/CPLD器件、Verilog HDL基础知识以及设计实例、基于FPGA/CPLD数字系统设计实例。书中各章都配备了思考与练习题。 本书以应用为主，突出实践性，结构严谨，书中的实例新颖、典型。本书适合作为电子信息工程、通信工程、电子信息科学与技术、自动化、电气工程等电子与电气类相关专业本科教材和研究生参考书，同时也可供电路设计和系统开发工程技术人员学习参考。

王忠礼，北华大学副教授，从事嵌入式系统与模式识别，在清华大学出版社出版的教材《MATLAB应用技术》发行近3万册，出版其他教材3部，发表科研论文10余篇。主持或参加省级以上科研项目5项，申请专利5项。

第1章绪论 1.1EDA技术的发展概况 1.2设计方法和设计流程 1.2.1设计方法 1.2.2设计流程 1.3主要的EDA开发软件及厂家 1.3.1主要的EDA厂家 1.3.2主要的EDA开发软件 思考与练习 第2章可编程逻辑器件 2.1可编程器件概述 2.1.1ASIC及其分类 2.1.2PLD器件的分类 2.2简单PLD的基本结构 2.3CPLD的基本结构及典型器件简介 2.3.1CPLD的基本结构 2.3.2典型CPLD器件——MAX7000系列 2.3.3典型CPLD器件——Max Ⅱ系列 2.3.4典型CPLD器件——XC9500系列 2.4FPGA的基本结构及典型器件简介 2.4.1FPGA的基本结构 2.4.2典型FPGA器件——Cyclone Ⅱ系列 2.4.3Altera公司FPGA简介 2.4.4典型FPGA器件——Spartan3系列 2.4.5Xilinx公司FPGA简介 2.5器件配置与编程 2.5.1JTAG边界扫描测试 2.5.2FPGA的编程与配置 2.6PLD发展趋势 思考与练习 第3章Quartus Ⅱ开发软件 3.1概述 3.1.1Quartus Ⅱ 9.1的安装 3.1.2Quartus Ⅱ 9.1的授权许可设置 3.2Quartus Ⅱ 9.1管理器 3.2.1工作界面 3.2.2菜单栏 3.3设计输入 3.3.1Quartus Ⅱ软件设计流程 3.3.2创建工程 3.3.3图形编辑输入 3.3.4文本编辑输入 3.4设计处理 3.4.1编译设置 3.4.2编译 3.4.3仿真分析 3.4.4引脚锁定、设计下载和硬件测试 3.5时序分析 3.5.1Classic Timing Analyzer时序约束 3.5.2TimeQuest Timing Analyzer时序分析 3.6层次设计 3.6.1创建底层设计文件 3.6.2创建图元 3.6.3创建顶层设计文件 3.7基于宏功能模块的设计 思考与练习 第4章ModelSim仿真软件 4.1概述 4.2ModelSim 6.5使用举例 4.2.1ModelSim仿真基本步骤 4.2.2ModelSim与Quartus Ⅱ联合进行功能仿真的基本步骤 4.2.3ModelSim对Altera器件进行后仿真的基本步骤 思考与练习 第5章Verilog HDL基本语法 5.1Verilog HDL概述 5.1.1Verilog HDL的产生和发展 5.1.2Verilog HDL的设计流程 5.1.3Verilog HDL与VHDL的比较 5.2Verilog HDL模块结构 5.3Verilog HDL语言要素及数据类型 5.3.1Verilog HDL语言要素 5.3.2常量 5.3.3变量和数据类型 5.3.4参数 5.3.5向量 5.3.6存储器 5.3.7运算符 5.4Verilog HDL基本语句 5.4.1综合性设计语句 5.4.2时间控制语句 5.4.3过程语句 5.4.4块语句 5.4.5赋值语句 5.4.6条件语句 5.4.7循环语句 5.4.8任务与函数 5.4.9编译预处理语句 思考与练习 第6章仿真与测试 6.1系统任务与系统函数 6.2用户自定义原语 6.3测试平台的建立 6.4仿真设计实例 思考与练习 第7章描述方式与层次设计 7.1Verilog HDL的描述方式 7.1.1结构描述方式 7.1.2行为描述方式 7.1.3数据流描述方式 7.1.4混合描述方式 7.2进程 7.3Verilog HDL层次设计 思考与练习 第8章组合逻辑电路设计 8.1编码器和译码器 8.1.1编码器 8.1.2译码器 8.2数据选择器 8.3加法器 8.3.1半加器 8.3.2全加器 8.3.3级联加法器 8.3.4超前进位加法器 8.4乘法器 8.4.1移位相加乘法器 8.4.2并行乘法器 8.5其他组合逻辑电路 8.5.1基本门电路 8.5.2三态门电路 思考与练习 第9章时序逻辑电路设计 9.1触发器 9.1.1RS触发器 9.1.2JK触发器 9.1.3D触发器 9.1.4T触发器 9.2锁存器和寄存器 9.2.1锁存器 9.2.2寄存器 9.3移位寄存器 9.3.1左移移位寄存器 9.3.2右移移位寄存器 9.4分频器 9.4.1偶数分频器 9.4.2奇数分频器 9.5计数器 9.5.1同步计数器 9.5.2异步计数器 9.5.3加减计数器 9.6其他时序逻辑电路 9.6.1同步器 9.6.2边沿检测电路 思考与练习 第10章有限状态机的设计 10.1有限状态机概述 10.1.1状态机的分类 10.1.2有限状态机的状态转换图 10.1.3有限状态机的设计流程 10.2有限状态机的设计要点 10.3有限状态机设计实例 10.3.1摩尔型状态机 10.3.2米里型状态机 10.3.3有限状态机的描述方式 思考与练习 第11章数字系统设计实例 11.1数字跑表的设计 11.2交通灯控制器的设计 11.3自动售货机的设计 11.4ADC0809采样控制模块的设计 11.5可控脉冲发生器的设计 11.5.1顺序脉冲发生器 11.5.2并行脉冲控制模块 思考与练习 第12章基于FPGA数字系统设计实例 12.1基于FPGA的多功能数字钟的设计 12.1.1系统设计要求 12.1.2系统设计方案 12.1.3各部分功能模块的设计 12.2基于FPGA的信号发生器的设计 12.2.1系统设计要求 12.2.2系统设计方案 12.2.3各部分功能模块的设计 12.3基于FPGA的密码锁的设计 12.3.1系统设计要求 12.3.2系统设计方案 12.3.3各部分功能模块的设计 12.4数字滤波器的FPGA设计 12.4.1FIR滤波器的结构 12.4.2抽头系数的编码 12.4.3FIR滤波器的设计 12.5直扩通信系统的FPGA设计 12.5.1二进制相位键控调制 12.5.2CPSK信号的产生 12.5.3DPSK信号的产生 12.5.4CPSK调制器的设计 12.5.5DPSK调制器的设计 12.5.6CPSK解调器的设计 12.5.7DPSK解调器的设计 思考与练习 附录AVerilog HDL(IEEE 1364—1995)关键字 附录BVerilog HDL(IEEE 1364—2001)关键字 附录CVerilog2001语法结构 附录DVerilog2002语法结构 参考文献