FPGA时序约束与分析

《FPGA时序约束与分析》首先介绍时序约束相 关的基本概念； 然后从时钟、建立时间和保持时间 等概念入手，详细地阐述时序分析理论中的基本时 序路径； 随后结合实际的约束语法，对主时钟约束 、虚拟时钟约束、时钟特性约束、衍生时钟约束、 I/O接口约束、多周期约束、虚假路径约束、最大/ 最小延时约束等进行详细的介绍，除基本理论与约 束语法的解释说明外，还提供了丰富的语法使用实 例、工具使用实例以及工程应用实例。 时序约束与分析是FPGA开发设计必须掌握的高 级技能，通过本书基础理论与工程实例的结合，相 信能够帮助广大的FPGA学习者快速掌握这项技能并 学以致用。 《FPGA时序约束与分析》适合作为从事FPGA开 发的工程师或研究人员的参考书籍，也可作为高等 院校相关专业FPGA课程的教材。

第1章 时序约束概述 1.1 什么是时序约束 1.2 为什么要做时序约束 1.3 时序约束的基本路径 1.4 时序约束的基本流程 1.5 时序约束的主要方法 1.5.1 使用GUI输入约束 1.5.2 手动输入约束 1.6 约束文件管理 第2章 基本的时序路径 2.1 时钟的基本概念 2.1.1 时钟定义 2.1.2 时钟偏差 2.2 建立时间与保持时间 2.3 寄存器到寄存器的时序路径分析 2.3.1 数据路径和时钟路径 2.3.2 数据到达路径和数据需求路径 2.3.3 启动沿、锁存沿、建立时间关系和保持时间关系 2.3.4 寄存器到寄存器路径分析 2.4 引脚到寄存器的时序路径分析 2.4.1 系统同步接口与源同步接口 2.4.2 系统同步接口的路径分析 2.4.3 源同步接口的路径分析 2.5 寄存器到引脚的时序路径分析 2.5.1 系统同步接口的路径分析 2.5.2 源同步接口的路径分析 2.6 引脚到引脚的时序路径分析 第3章 主时钟与虚拟时钟约束 3.1 主时钟约束 3.1.1 主时钟约束语法 3.1.2 识别设计时钟 3.2 主时钟约束实例 实例3.1 ： 引脚输入的主时钟约束 实例3.2 ： 引脚输入的主时钟约束 实例3.3 ： 高速传输器输出的主时钟约束 实例3.4 ： 硬件原语输出的主时钟约束 实例3.5 ： 差分信号的主时钟约束 3.3 主时钟约束分析 实例3.6 ： 使用GUI约束输入时钟引脚 实例3.7 ： Clocking Wizard IP主时钟自动约束 实例3.8 ： 查看主时钟时序路径的分析报告 实例3.9 ： 跨时钟域的时序分析 3.4 虚拟时钟约束 3.5 虚拟时钟约束实例 实例3.10 ： 系统同步接口pin2reg的虚拟时钟约束 实例3.11 ： 系统同步接口reg2pin的虚拟时钟约束 3.6 时钟特性约束 3.6.1 时钟抖动与不确定性约束语法 3.6.2 时钟抖动 3.6.3 时钟不确定性